부호분할다중접속 이동통신시스템에서 데이타 송/수신장치및 방법

도면의 간단한 설명
도 1은 종래 부호분할다중접속 이동통신시스템의 송신기 구조를 도시하고 있는 도면.
도 2는 본 발명의 제1실시 예에 따른 부호분할다중접속 이동통신시스템의 송신기 구조를 도시하고 있는 도면.
도 3은 도 2에서 도시하고 있는 송신기에 대응하는 수신기의 구조를 도시하고 있는 도면.
도 4는 본 발명의 제2실시 예에 따른 부호분할다중접속 이동통신시스템의 송신기 구조를 도시하고 있는 도면.
도 5는 본 발명의 제3실시 예에 따른 부호분할다중접속 이동통신시스템의 송신기 구조를 도시하고 있는 도면.
도 6은 본 발명의 실시 에에 따른 송신기를 구성하는 병/직렬 변환기의 출력의 일 예를 도시한 도면.
도 7은 본 발명의 실시 예에 따른 64 QAM 변조방식을 사용한 실험 결과를 보이고 있는 도면.
도 8은 본 발명의 실시 예에 따른 16 QAM 변조방식을 사용한 실험 결과를 보이고 있는 도면.
도 9는 본 발명의 제4실시 예와 제5실시 예에 따른 이동통신시스템에서 송신기의 구성을 보이고 있는 도면.
도 10은 본 발명의 제4실시 예와 제5실시 예에 따른 이동통신시스템에서 수신기의 구성을 보이고 있는 도면.
도 11은 본 발명의 제4실시 예에 따른 64 QAM 변조방식을 사용할 시 신호 성상도의 일 예를 도시한 도면.
도 12는 본 발명의 제4실시 예에 따른 심볼 매핑 예를 보이고 있는 도면.
도 13은 본 발명의 제5실시 예에 따른 16 QAM 변조방식을 사용할 시 신호 성상도의 일 예를 도시한 도면.
도 14는 본 발명의 제5실시 에에 따른 심볼 매핑 예를 보이고 있는 도면.
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 부호분할다중접속 이동통신시스템에서 데이타 송/수신장치 및 방법에 관한 것으로, 특히 전송되는 데이타 비트의 신뢰도를 향상시키는 데이타 송/수신장치 및 방법에 관한 것이다.통상적으로 통신시스템에서 송신된 신호를 수신할 때 아무런 왜곡이나 잡음이 섞이지 않고 신호를 받는다는 것은 현실적으로 불가능하다. 특히 무선망을 통해 신호를 송신 및 수신하는 경우에는 유선망을 통하는 경우보다 왜곡이나 잡음의 영향이 더욱 심하다.따라서, 왜곡이나 잡음의 영향을 최소화하기 위한 많은 노력들이 있어왔다. 그 중 대표적인 것 중의 하나로 에러 컨트롤 코딩 기법이 제안되었다. 상기 에러 컨트롤 코딩 기법으로 사용되는 코드는 크게 메모리 래스(memoryless) 코드와 메모리(memory) 코드 등으로 구분된다. 상기 메모리 래스 코드로는 선형 블록 코드 등이 있으며, 상기 메모리 코드로는 컨벌루션날(Convolutional) 코드와 터보(Turbo) 코드 등이 있다. 이러한, 코드를 만드는 장치를 채널 엔코더라 하고, 그 출력은사용하는 에러 컨트롤 코딩 기법에 따라 시스티메틱(systematic) 비트와 패러티(parity) 비트로 구별될 수 있다. 상기 시스티메틱(systematic) 비트와 패러티(parity) 비트로 구별하여 출력하는 에러 컨트롤 코딩 기법에 사용되는 코드로 대표적인 것이 터보 코드이다. 물론, 상기 터보 코드 외에도 상기 에러 컨트롤 코딩 기법으로 사용되는 코드로서 컨벌루션날 코드중 시스티메틱 컨벌루션날 코드가 존재한다.여기서, 상기 시스티메틱(systematic) 비트는 보내고자 하는 신호 그 자체를 의미하며, 상기 패러티(parity) 비트는 전송중 발생한 에러를 디코딩 시에 보정하기 위해 추가되는 신호이다. 그러나 이렇게 에러 컨트롤 코딩된 신호라도 시스티메틱(systematic) 비트 혹은 패러티(parity) 비트에 군집 에러(Burst Error)가 발생할 경우 이를 극복하기가 쉽지 않다. 이러한현상은 페이딩(fading) 채널을 통과하면서 자주 발생하며, 이 현상을 방지하는 기법의 하나로 "인터리빙(interleaving)"이라는 기술이 있다. 상기 인터리빙 기술은 손상되는 부분을 한곳에 집중되지 않고 여러 곳으로 분산시킴으로써 에러 컨트롤코딩으로 극복하기 위해 사용된다.상기와 같이 인터리빙(interleaving)된 신호는 디지털 변조기(Digital Modulation)에서 심벌 단위로 매핑(mapping)된다.이때, 변조기의 차수(order)가 증가하면 상기 한 심벌이 포함하는 비트(bit) 수는 증가하게 된다. 특히, 16QAM 이상의 높은 차수(high order) 변조방식의 경우, 한 심벌이 4비트(bits) 이상의 정보를 포함하게 되며, 각각의 비트들(bits)은 신뢰도(reliability)에 따라 분류될 수 있다. 여기서, 신뢰도란 전송 중에 그 값이 변질될 확률로서 표현될 수 있다. 예컨대, 상기16QAM에 의한 하나의 변조 심벌을 좌표 상에 매핑할 시 상기 한 심벌에 있어 선행 두 비트의 정보는 상기 심벌이 매핑될
상기 좌표의 사분면을 결정함에 따라 높은 신뢰도를 가진다. 이는 선행되는 두 비트의 정보는 전송 중에 값이 변질될 확률이 낮음을 의미한다. 한편, 상기 한 심벌에 있어 나머지 두 비트의 정보는 결정된 사분면을 네 개의 영역으로 구분할 시 상기 구분된 네 개의 영역들 중 하나를 결정함에 따라 상대적으로 전송 중에 값이 변질될 확률이 높아 낮은 신뢰도를 가진다고 할 수 있다. 즉, 한 심벌에 포함되는 적어도 3개의 비트들 중 넓은 영역을 결정하는 비트일수록 신뢰도가 증가하며, 좁은 영역을 결정하는 비트일수록 신뢰도가 감소한다.통상적인 고속 하향 패킷 억세스(High Speed Downlink Packet Access, 이하 "HSDPA"라 칭함) 무선 통신시스템을 구성하는 송신기의 개략적 구조는 도 1에서 보이고 있는 바와 같이 채널 엔코더, 인터리버(interleaver), 및 변조기로 구성된다.상기 도 1을 참조하면, N개의 전송 블록(N Transport Blocks)은 테일 비트 발생기(Tail Bits)(110)로 제공되어 상기 N 개의 전송 블록들 각각에 대응한 테일 비트들이 추가된다. 상기 테일 비트들이 추가된 상기 N개의 전송 블록들은 채널 부호기(112)로 입력되고, 상기 채널 부호기(112)에 의해 상기 N개의 전송 블록을 구성하는 비트들은 소정 부호화를 통해 부호화 비트들로 출력된다. 상기 채널 부호기(112)는 상기 N개의 전송 블록들을 부호화하기 위해 적어도 하나의 부호화 율을가진다. 상기 부호화 율은 1/2, 3/4 등이 될 수 있다. 또한, 상기 채널 부호기(112)가 1/6 또는 1/5 모부호기(mother code)를 가지고 코드 심볼 천공 또는 심볼 반복을 통하여 복수의 부호화 율들을 지원하는 경우에는 지원하는 복수의 부호화 율들 중 사용할 부호화 율을 결정하는 동작이 필요할 것이다. 상기 도 1에서는 상기 채널 부호기(112)가 부호화 율을 결정함에 있어 제어부(120)의 제어를 받아 결정하는 구성을 보이고 있다.한편, 상기 부호화 비트들은 레이트 매칭부(Rate Matching)(114)로 입력되고, 상기 레이트 매칭부(114)에 의해 상기 부호화 비트들은 레이트 매칭이 이루어진다. 상기 레이트 매칭은 통상적으로 트랜스 포트 채널 멀티플렉싱이 있거나 상기 부호기의 출력 심볼이 무선상에서 전송되는 심볼의 수가 불일치 하는 경우에 상기 부호화 비트들에 대한 반복(Repetition), 천공(Puncturing) 등의 동작에 의해 수행된다. 상기 레이트 매칭부(114)에 의해 레이트 매칭된 부호화 비트들은 인터리버(Interleaver)(116)로 입력되고, 상기 인터리버(116)에 의해 상기 레이트 매칭된 부호화 비트는 인터리빙되어 출력된다.상기 인터리빙 동작은 전송 중 데이타 손실이 발생하더라도 데이타 손실을 최소화하기 위함이다. 상기 인터리빙된 부호화
비트들은 변조부(M_ary Modulator)(118)로 입력되고, 상기 변조부(118)에 의해 상기 인터리빙된 부호화 비트들은QPSK, 8PSK, 16QAM, 64QAM 등 변조방식에 따라 심볼 매핑되어 송신된다. 한편, 제어부(120)는 현재 무선 채널의 상태에 의해 상기 터보 부호기(112)의 부호화 동작과 상기 변조부(118)의 변조방식 등을 제어하게 된다. 상기 HSDPA 무선통신시스템의 경우 무선 환경에 따라 변조방식으로 QPSK, 8PSK, 16QAM, 64QAM을 선택적으로 사용하기 위해AMCS(Adaptive Modulation and Coding Scheme)를 상기 제어부(120)로 사용한다. 상술한 도면에서는 보여지고 있지않지만 부호분할다중접속 방식을 사용하는 이동통신시스템은 전송하기 위한 데이타를 월시부호(W), 직교부호(PN) 등을사용하여 확산함으로서 해당 이동단말기가 상기 데이타를 전송하는 채널과 기지국을 구분할 수 있도록 한다.한편, 전술한 송신기의 구조에 있어서 시스티메틱(systematic) 비트들과 패러티(parity) 비트들을 구분하지 않고 부호화비트들로 통합하여 표현하고 있다. 하지만, 상기 송신기를 구성하는 터보 부호기(112)로부터 출력된 부호화 비트들은 시스티메틱(systematic) 비트들과 패러티(parity) 비트들로 구분될 수 있다. 한편, 상기 채널 부호기(112)로부터 출력된 시스티메틱(systematic) 비트들과 패러티(parity) 비트들의 중요도(priority)는 당연히 다르다. 다시 말하면, 전송하는 데이타가 소정 비율로 에러가 발생할 경우 시스티메틱(systematic) 비트 보다는 패러티(parity) 비트에 에러가 발생되는 것이상대적으로 정확한 복호(decoding)를 수행할 수 있다. 그 이유는 앞에서도 밝히고 있는 바와 같이 실질적인 데이타 비트는시스티메틱(systematic) 비트들이며, 패러티(parity) 비트들은 전송중 발생한 에러를 복호 시에 보정하기 위해 추가되는비트들이기 때문이다.하지만 종래의 무선 통신시스템의 송신기를 구성하는 인터리버(116)는 상기 시스티메틱(systematic) 비트들과 상기 패러티(parity) 비트들의 중요도에 관계없이 인터리빙을 수행한다. 즉, 종래 송신기는 상기 시스티메틱(systematic) 비트들과 상기 패러티(parity) 비트들을 구별하지 않고 심볼 매핑을 한다.이로 인해, 종래의 무선 통신시스템에서는 데이타가 무선망을 통해 전송되는 경우 상기 시스티메틱(systematic) 비트들과상기 패러티(parity) 비트들의 중요도와는 무관한 에러 발생 확률을 가진다. 따라서, 패리티 비트보다 상대적으로 중요한시스티메틱 비트들이 에러가 발생할 수 있는 확률을 줄여 줌으로서 시스템 성능을 높일 수 있는 기술이 필요하다.
발명이 이루고자 하는 기술적 과제
상기한 문제점을 해결하기 위한 본 발명의 목적은 무선 통신시스템의 성능 향상을 도모하는 데이타 송/수신장치 및 방법을제공함에 있다.본 발명의 다른 목적은 무선 통신시스템에서 보다 신뢰도가 높은 데이타 송/수신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 무선 통신시스템의 수신기에서 상대적으로 높은 수신 확률에 의해 중요도가 높은 비트들을 수신할 수 있는 데이타 송/수신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 전송되는 데이타 비트들의 중요도에 따라 서로 다른 신뢰도를 가지는 심볼의 비트 위치에 매핑하는 데이타 송/수신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 전송되는 데이타 비트들의 중요도에 따라 서로 다른 신뢰도를 가지는 심볼의 비트 위치에 매핑된 데이타들을 수신하는 수신장치 및 방법을 제공함에 있다. 발명의 또 다른 목적은 중요도가 높은 데이타 비트들은 한 심볼에 있어 신뢰도가 높은 비트 위치에 매핑하고, 중요도가낮은 데이타 비트들은 한 심볼에 있어 신뢰도가 낮은 비트 위치에 매핑하는 데이타 송신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 시스티메틱(systematic) 비트들을 한 심볼에 있어 신뢰도가 높은 비트 위치에 매핑하고, 패러티(parity) 비트들을 한 심볼에 있어 신뢰도가 낮은 비트 위치에 매핑하는 데이타 송신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 중요도가 높은 데이터 비트들과 상대적으로 중요도가 낮은 데이터 비트들을 구분하여 복수개의심볼들에 걸쳐 신뢰도를 고려해 매핑하는 데이터 송신장치 및 방법을 제공함에 있다.본 발명의 또 다른 목적은 시스티메틱 비트들과 패러티 비트들을 복수개의 심볼들에 걸쳐 신뢰도를 고려해 매핑하는 데이터 송신장치 및 방법을 제공함에 있다.상술한 바와 같은 목적을 달성하기 위한 제1견지에 따른 본 발명은 송신기에서 전송하고자 하는 데이타 비트들을 중요도가 높은 비트들과 중요도가 낮은 비트들로 구분한 후 상기 중요도가 높은 비트들을 심볼의 신뢰도가 높은 비트 위치에 매핑하고, 상기 중요도가 낮은 비트들은 심볼의 신뢰도가 낮은 비트 위치에 매핑하는 데이타 송신장치 및 방법을 구현한다.상술한 바와 같은 목적을 달성하기 위한 제2견지에 따른 본 발명은 수신기에서 변조 심볼들을 복조하고, 상기 복조한 부호화 비트들을 중요도에 의해 두 개의 부호화 비트 그룹들로 분리하여 서로 다른 디인터리버에 의해 디인터리빙한 후 복호하는 데이타 수신장치 및 방법을 구현하였다.상술한 바와 같은 목적을 달성하기 위한 제3견지에 따른 본 발명은 소정 변조방식에 의해 한 심볼에 매핑 가능한 비트 수(m)가 소정 비트 수(n)의 정보 비트를 소정 부호율(R=n/k, k와 n은 서로 소)을 사용하여 부호화함으로서 출력되는 부호화비트 수(k)의 정수 배가 아닐 시 이동통신시스템의 수신기에서 송신기로부터 전송된 데이타를 수신하는 방법에 있어서, 상기 매핑 가능한 비트 수(m)와 상기 부호화 비트 수(k)의 최소 공배수를 상기 한 심볼에 매핑 가능한 비트 수(m)로 나눔으로서 심볼 개수(N)를 결정하는 과정과, 상기 결정한 심볼 개수(N)와 상기 한 심볼에 매핑 가능한 비트 수(m)의 곱(N×m)에상기 소정 부호율(R)을 곱(N×m×R)함으로서 상기 결정한 심볼 개수(N)의 심볼들에 매핑할 총 시스티매틱 비트 수(BS)를결정하는 과정과, 상기 결정한 심볼 개수(N)의 심볼들에 매핑할 수 있는 총 부호화 비트 수(N×m)에서 상기 총 시스티매틱비트 수(BS)를 감산함으로서 총 패러티 비트 수(Bp)를 결정하는 과정과, 상기 총 패러티 비트 수(BP)가 상기 한 심볼에 매핑 가능한 비트 수(m)보다 작으면 상기 결정한 N개의 심볼들 중 N-1개의 심볼들에 매핑된 (N-1)×m개의 시스티매틱 비트들을 복조하는 과정과, 상기 나머지 하나의 심볼의 비트들 중 높은 신뢰도의 비트들에 매핑된 BS-(N-1)×m개의 나머지시스티매틱 비트들을 복조하는 과정과, 상기 나머지 하나의 심볼의 비트들 중 상기 나머지 시스티매틱 비트들이 매핑되지않은 비트들에 매핑된 상기 BP의 패러티 비트들을 복조하는 과정과, 상기 송신기에서 수행된 인터리빙에 대응하여 상기복조된 상기 BS의 시스티매틱 비트들과 상기 복조된 상기 BP의 패러티 비트들을 구분하여 디인터리빙을 수행하는 과정과, 상기 디인터리빙된 상기 시스티매틱 비트들과 상기 패러티 비트들에 의해 상기 송신기로부터 전송된 데이타를 복호하는 과정을 포함함을 특징으로 한다.상술한 바와 같은 목적을 달성하기 위한 제4견지에 따른 본 발명은 소정 변조방식에 의해 한 심볼에 매핑 가능한 비트 수(m)가 소정 비트 수(n)의 정보 비트를 소정 부호율(R=n/k, k와 n은 서로 소)을 사용하여 부호화함으로서 출력되는 부호화비트 수(k)의 정수 배가 아닐 시 이동통신시스템의 수신기에서 송신기로부터 전송된 데이타를 수신하는 방법에 있어서, 상기 매핑 가능한 비트 수(m)와 상기 부호화 비트 수(k)의 최소 공배수를 상기 한 심볼에 매핑 가능한 비트 수(m)로 나눔으로서 심볼 개수(N)를 결정하는 과정과, 상기 결정한 심볼 개수(N)와 상기 한 심볼에 매핑 가능한 비트 수(m)의 곱(N×m)에상기 소정 부호율(R)을 곱(N×m×R)함으로서 상기 결정한 심볼 개수(N)의 심볼들에 매핑할 총 시스티매틱 비트 수(BS)를결정하는 과정과, 상기 결정한 심볼 개수(N)의 심볼들에 매핑할 수 있는 총 부호화 비트 수(N×m)에서 상기 총 시스티매틱비트 수(BS)를 감산함으로서 총 패러티 비트 수(Bp)를 결정하는 과정과, 상기 총 패러티 비트 수(BP)가 상기 한 심볼에 매핑 가능한 비트 수(m)보다 작으면 상기 결정한 N개의 심볼들 중 N-1개의 심볼들에 매핑된 (N-1)×m개의 시스티매틱 비트들을 복조하는 과정과, 상기 나머지 하나의 심볼의 비트들 중 높은 신뢰도의 비트들에 매핑된 BS-(N-1)×m개의 나머지시스티매틱 비트들을 복조하는 과정과, 상기 나머지 하나의 심볼의 비트들 중 상기 나머지 시스티매틱 비트들이 매핑되지않은 비트들에 매핑된 상기 BP의 패러티 비트들을 복조하는 과정과, 상기 송신기에서 수행된 인터리빙에 대응하여 상기복조된 상기 BS의 시스티매틱 비트들과 상기 복조된 상기 BP의 패러티 비트들을 구분하여 디인터리빙을 수행하는 과정과, 상기 디인터리빙된 상기 시스티매틱 비트들과 상기 패러티 비트들에 의해 상기 송신기로부터 전송된 데이타를 복호하는 과정을 포함함을 특징으로 한다.상술한 바와 같은 목적을 달성하기 위한 제5견지에 따른 본 발명은 소정 변조방식에 의한 한 심볼에 매핑 가능한 비트 수(m)가 소정 비트 수(n)의 정보 비트를 소정 부호율(R=n/k, k와 n은 서로 소)을 사용하여 부호화함으로서 출력되는 부호화비트 수(k)의 정수 배가 아닐 시 상기 부호화 비트들을 상기 소정 변조방식을 사용하여 수신기로 전송하는 이동통신시스템의 송신기에 있어서, 상기 매핑 가능한 비트 수(m)와 상기 부호화 비트 수(k)의 최소 공배수를 상기 한 심볼에 매핑 가능한비트 수(m)로 나눔으로서 심볼 개수(N)를 결정하여 상기 결정한 심볼 개수(N)에 매핑할 총 시스티매틱 비트 수(BS)와 총패러티 비트 수(BP)를 구하고, 상기 총 패러티 비트 수(BP)가 상기 한 심볼에 매핑 가능한 비트 수(m)보다 작은지를 판단하여 상기 부호화 비트들의 전송을 제어하는 제어부와, 상기 제어부의 제어를 받아 상기 총 패러티 비트 수(BP)가 상기 한심볼에 매핑 가능한 비트 수(m)보다 작을 시 상기 BS의 시스티매틱 비트들 중 (N-1)×m개의 시스티매틱 비트들을 상기결정한 심볼 개수(N)의 심볼들 중 N-1개의 심볼들에 매핑 시키고, 상기 나머지 하나의 심볼에는 상기 BS의 시스티매틱 비트들 중 나머지 시스티매틱 비트들과 상기 BP의 패러티 비트들을 매핑하는 변조부를 구비함을 특징으로 한다.상술한 바와 같은 목적을 달성하기 위한 제6견지에 따른 본 발명은 소정 변조방식에 의해 한 심볼에 매핑 가능한 비트 수(m)가 소정 비트 수(n)의 정보 비트를 소정 부호율(R=n/k, k와 n은 서로 소)을 사용하여 부호화함으로서 출력되는 부호화비트 수(k)의 정수 배가 아닐 시 이동통신시스템의 송신기로부터 전송된 데이타를 수신하는 수신기에 있어서, 상기 매핑가능한 비트 수(m)와 상기 부호화 비트 수(k)의 최소 공배수를 상기 한 심볼에 매핑 가능한 비트 수(m)로 나눔으로서 심볼개수(N)를 결정하여 상기 결정한 심볼 개수(N)에 매핑된 총 시스티매틱 비트 수(BS)와 총 패러티 비트 수(BP)를 구하고, 상기 총 패러티 비트 수(BP)가 상기 한 심볼에 매핑된 비트 수(m)보다 작은지를 판단하여 상기 송신기로부터 전송된 데이터의 수신을 제어하는 제어부와, 상기 제어부의 제어를 받아 상기 총 패러티 비트 수(BP)가 상기 한 심볼에 매핑된 비트 수(m)보다 작을 시 상기 결정한 N개의 심볼들 중 N-1개의 심볼들에 매핑된 (N-1)×m개의 시스티매틱 비트들을 복조하고,상기 나머지 하나의 심볼에 매핑된 상기 BS의 시스티매틱 비트들 중 나머지 시스티매틱 비트들과 상기 BP의 패러티 비트들을 복조하는 복조부와, 상기 송신기에서 수행된 인터리빙에 대응하여 상기 복조된 상기 BS의 시스티매틱 비트들을 디인터리빙하는 제1디인터리버와, 상기 송신기에서 수행된 인터리빙에 대응하여 상기 복조된 상기 BP의 패러티 비트들을 디인터리빙하는 제2디인터리버와, 상기 제1디인터리버와 상기 제2디인터리버로부터 출력되는 상기 디인터리빙된 상기 시스티매틱 비트들과 상기 패러티 비트들에 의해 상기 송신기로부터 전송된 데이타를 복호하는 채널 복호기를 포함함을 특징으로 한다.
발명의 구성 및 작용
이하 본 발명의 실시 예에 따라 첨부된 도면을 참조하여 설명하면 다음과 같다.우선 후술될 본 발명의 실시 예에 따른 상세한 설명에서는 채널 부호기가 부호화 율 1/2과 3/4를 지원하며, 변조방식으로는 QPSK, 8PSK, 16QAM, 64QAM을 모두 서비스하는 것으로 가정한다. 상기한 가정을 적용할 때 본 발명의 실시 예에 따
른 부호화 동작은 하기 <표 1>과 같이 구분될 수 있다.
[표 1]
부호화 율 변조방식
1/2 QPSK
8PSK
16QAM
64QAM
3/4 QPSK
8PSK
16QAM
64QAM
상기 부호화 율이 대칭인 1/2인 경우 채널 부호기는 1비트를 입력으로 하여 2비트를 출력한다. 상기 출력 비트들 중 1비트는 실질적인 데이타 비트인 시스티메틱 비트이고, 나머지 1비트는 에러를 감지하거나 보상하기 위한 패러티 비트이다. 상기 부호화 율이 비대칭인 3/4인 경우 채널 부호기는 3비트를 입력받아 4비트를 출력한다. 상기 출력 비트들은 3비트의 시스티메틱 비트들과 1비트의 패러티 비트로 이루어진다.한편, 상기 <표 1>에서의 변조방식들 중 16QAM에 따른 한 심볼의 심볼 패턴은 [H,H,L,L]로 표현될 수 있으며, 64QAM에 따른 한 심볼의 심볼 패턴은 [H,H,M,M,L,L]로 표현할 수 있다. 즉, 상기 16QAM에서의 한 심볼은 4개의 심볼 비트들로 이루어지며, 상기 심볼 비트들 각각은 소정의 심볼 패턴(H 또는 L)을 가진다. 또한 64QAM에서의 한 심볼은 6개의 심볼 비트들로 이루어지며, 상기 심볼 비트들 각각은 소정 심볼 패턴(H 또는 M 또는 L)을 가진다, 상기 심볼 패턴에 있어 "H"는 신뢰도가 높은(High) 비트 위치(이하 "심볼 비트"라 칭함)이며, 상기 심볼 패턴에 있어 "L"은 상대적으로 신뢰도가 낮은(Low) 비트 위치이다. 상기 심볼 패턴에 있어 "M"은 신뢰도가 중간(Medium)인 비트 위치이다. 본 발명의 추구하고자 하는 목적은 부호화된 비트을 소정 심벌 패턴에 의해 심벌 매핑 시키는 경우 상대적으로 중요한 비트(예 : 시스티메틱 비트,테일 비트)는 신뢰도가 높은 비트 위치에 매핑시키고, 상대적으로 덜 중요한 비트(예 : 패러티 비트, 테일 페러티)는 신뢰도가 상대적으로 낮은 비트 위치에 매핑시키는 것이다.이하 상기 각각의 부호화 율과 상기 16QAM, 64QAM 변조방식에 의한 본 발명의 실시 예에 따른 심볼 매핑을 개략적으로살펴보면 다음과 같다.
첫 번째로, 1/2 부호화 율과 16QAM 변조방식을 사용하는 경우 송신기에서는 2비트의 시스티메틱 비트들을 상기 심볼 패턴에 있어 두 개의 "H" 비트 위치에 매핑하고, 2비트의 패러티 비트들은 상기 심볼 패턴에 있어 두 개의 "L" 비트 위치에 매핑한다. 이때는 길이가 고정된 인터리버를 사용하는 것이 바람직하다.두 번째로, 3/4 부호화 율과 16QAM 변조방식을 사용하는 경우 송신기에서는 고정 길이를 가지는 인터리버를 사용하거나변동 길이를 가지는 인터리버를 사용할 수 있다. 상기 고정 길이를 가지는 인터리버를 사용하는 경우에 있어 시스티메틱비트를 인터리빙하기 위한 인터리버의 길이와 패러티 비트를 인터리빙하기 위한 인터리버의 길이는 동일하다. 하지만, 상기 변동 길이를 가지는 인터리버를 사용하는 경우에 있어 시스티메틱 비트를 인터리빙하기 위한 인터리버의 길이와 패러티 비트를 인터리빙하기 위한 인터리버의 길이는 서로 상이할 수 있다.먼저, 상기 고정 길이를 가지는 인터리버를 사용하는 경우에는 2비트의 시스티메틱 비트들을 인터리빙하여 상기 심볼 비트에 있어 두 개의 "H" 비트 위치에 매핑하고, 나머지 1비트의 시스티메틱 비트와 1비트의 패러티 비트는 인터리빙하여 상기 심볼 패턴에 있어 두 개의 "L" 비트 위치에 매핑한다. 따라서, 상기 인터리버의 길이를 고정하는 경우에는 각각의 인터리버로 입력되는 비트들의 수를 일치시키기 위한 별도의 구성이 요구된다. 한편, 상기한 설명에서는 2비트의 시스티메틱비트들만을 인터리빙하는 것으로 기재를 하고 있으나 이는 인터리버의 길이에 의해 달라 질 수 있다. 즉, 후술되는 본 발명에서는 설명의 편의에 의해 2비트의 입력으로 한정하여 설명하고 있으나 4비트, 8비트 등과 같이 그 외의 비트들을 대상으로 하여 구현할 수 있음은 자명할 것이다.하지만, 변동 길이를 가지는 인터리버를 사용하는 경우에는 입력되는 시스티메틱 비트 수와 패러티 비트 수에 의해 인터리버의 길이를 가변한다. 즉, 3비트의 시스티메틱 비트들을 인터리빙하여 상기 심볼 패턴에 있어 두 개의 "H" 비트 위치와 하나의 "L" 비트 위치에 매핑하고, 1비트의 패러티 비트는 상기 심볼 패턴에 있어 나머지 하나의 "L" 비트 위치에 매핑한다.한편, 상기한 설명에서는 입력되는 비트들로 3비트의 시스티메틱 비트들과 1비트의 패러티 비트만을 인터리빙 대상으로한정하여 설명하고 있으나 상기 인터리버의 길이에 의해 상기 비트들의 수는 결정될 수 있다. 즉, 상기 인터리버의 길이가8비트인 경우에는 8비트를 그 대상으로 하여 구현할 수 있음은 자명할 것이다.세 번째로, 1/2 부호화 율과 64QAM 변조방식을 사용하는 경우 송신기에서는 2비트의 시스티메틱 비트들을 상기 심볼 패턴에 있어 두 개의 "H" 비트 위치에 매핑하고, 나머지 1비트의 시스티메틱 비트는 상기 심볼 패턴에 있어 하나의 "M" 비트위치에 매핑한다. 2비트의 패러티 비트들은 상기 심볼 패턴에 있어 두 개의 "L" 비트 위치에 매핑하고, 나머지 1비트는 상기 심볼 패턴에 있어 나머지 하나의 "M" 비트 위치에 매핑한다. 이때는 길이가 고정된 인터리버를 사용하는 것이 바람직하다.네 번째로, 3/4 부호화 율과 64QAM 변조방식을 사용하는 경우 송신기에서는 고정 길이를 가지는 인터리버를 사용하거나변동 길이를 가지는 인터리버를 사용할 수 있다. 상기 고정 길이를 가지는 인터리버를 사용하는 경우에는 시스티메틱 비트들이 상기 심볼 패턴에 있어 신뢰도가 높은 비트 위치들에 최대로 매핑될 수 있도록 상기 시스티메틱 비트들과 패러티 비트들의 전송 비율을 결정하여 전송한다.
제1실시 예
삭제
도 2는 본 발명의 제1실시 예에 따른 부호분할다중접속 이동통신시스템의 송신기 구성을 도시하고 있는 도면이다.먼저, 상기 도 2를 참조하여 본 발명의 제1실시 예에 따른 송신기 구성을 살펴보면, 채널 부호기(210)는 전송을 위한 데이타를 입력으로 하고, 상기 입력되는 데이타를 소정 코드를 이용하여 부호화한다. 상기 소정 코드는 상기 입력되는 데이타를 부호화함으로서 전송하고자 하는 비트들과 상기 비트들의 에러 제어 비트들을 출력하도록 하는 코드를 통칭한다. 일 예
로서 상기 전송하고자 하는 비트들은 시스티메틱 비트(S)들이며, 상기 에러 제어 비트들은 패러티 비트들(P)이 될 수 있다.상기 소정 코드로는 앞에서도 밝힌 바와 같이 터보 코드, 시스티메틱 컨벌루션날 코드 등이 존재한다.분배기(Distributor)(212)는 상기 채널 부호기(210)로부터의 상기 시스티메틱 비트들과 상기 패러티 비트들을 입력으로하고, 상기 시스티메틱 비트들과 상기 패러티 비트들을 복수의 인터리버들로 분배한다. 예컨대, 상기 복수의 인터리버로두 개의 인터리버(214,216)가 존재할 시 상기 분배기(212)는 상기 시스티메틱 비트들과 상기 패러티 비트들을 동일한 비트 수를 가지도록 두 개의 비트 그룹들로 분배한다. 예컨대, 3/4를 부호화 율로 사용하고, 16QAM을 변조방식으로 사용하는 경우 두 개의 S 비트들은 제1인터리버(214)로 분배하며, 나머지 하나의 S 비트와 하나의 P 비트를 제2인터리버(216)로분배한다. 따라서, 상기 두 개의 비트 그룹(비트 열)들 중 하나의 비트 그룹(비트 열)은 제1인터리버(Interleaver)(214)로제공하며, 다른 하나의 비트 그룹(비트 열)은 제2인터리버(Interleaver)(216)로 제공한다. 하지만, 송신기에서 1/2와 같이대칭 부호율을 사용하는 경우 상기 분배기(212)는 본 발명의 제1실시 예에 따른 필수 구성이 아니다. 그 이유는 1/2와 같이 대칭 부호율을 사용하는 경우에 있어 상기 시스티메틱 비트들과 상기 패러티 비트들이 동일한 비트 수로 제공됨에 따라상기 시스티메틱 비트들은 상기 제1인터리버(214)로 제공되며, 상기 패러티 비트들은 상기 제2인터리버(216)로 제공되면되기 때문이다. 이는 3/4와 같이 비대칭 부호율을 사용하더라도 상기 제1인터리버(214)와 상기 제2인터리버(216)가 고정길이가 아닌 변동 길이를 지원하는 경우에도 동일하게 적용된다. 즉, 상기 분배기(212)는 비대칭 부호율과 고정 길이를 지원하는 상기 제1인터리버(214)와 상기 제2인터리버(216)를 사용하는 경우에만 필수 구성으로서 요구된다.상기 제1인터리버(214)와 상기 제2인터리버(216)는 상기 분배기(212) 또는 상기 채널 부호기(210)로부터의 부호화 비트들을 입력으로 하고, 상기 입력되는 부호화 비트들을 인터리빙 한다. 상기 부호화 비트들은 상기 시스티메틱 비트들 또는상기 패러티 비트들 또는 상기 시스티메틱 비트들과 상기 패러티 비트들이 혼합된 비트들이 될 수 있다. 상기 시스티메틱비트들과 상기 패러티 비트들이 혼합된 비트들이 입력되는 경우는 상기 분배기(212)가 필수 구성으로서 요구되는 경우이다. 이 경우 상기 시스티메틱 비트들과 상기 패러티 비트들이 혼합된 비트들을 입력으로 하는 인터리버는 인터리빙을 수행하기 전에 중요도가 높은 시스티메틱 비트가 항상 일정한 위치에 존재하도록 하여야 한다. 이는 수신기에서 이루어지는 복호 동작을 용이하게 수행할 수 있도록 하기 위함이며, 상기 시스티메틱 비트의 일정한 위치는 상기 송신기에 의해 상기 수신기에게 통보되어야 한다.상기 제1인터리버(214)의 길이와 상기 제2인터리버(216)의 길이의 합은 2(QPSK), 3(8PSK), 4(16QAM) 및 6(64QAM)으로 나누어 떨어져야 한다. 상기한 조건의 일 예로 총 합(Ltot)이 144비트라 가정할 시 하기의 <수학식 1>의 조건을 만족하여야 한다.
수학식 1
여기서, Lsys는 제1인터리버의 길이이며, Lpar은 제2인터리버의 길이를 나타낸다.병/직렬 변환부(P/S 변환부)(218)는 상기 제1인터리버(214)로부터 인터리빙되어 출력되는 부호화 비트들과 상기 제2인터리버(216)로부터 인터리빙되어 출력되는 부호화 비트들을 병렬로 입력받아 상기 두 부호화 비트들을 직렬로 출력한다.
예컨대, 상기 제1인터리버(214)에 의해 중요도가 높은 부호화 비트들이 인터리빙되고, 상기 제2인터리버(216)에 의해 상대적으로 중요도가 낮은 부호화 비트들이 인터리빙되는 경우 상기 P/S 변환기(218)는 상기 제1인터리버(214)로부터의 입력을 출력한 후 상기 제2인터리버(216)로부터의 입력을 출력할 수 있다. 이는 이후 수행되는 변조 동작에서 상기 중요도가높은 시스티메틱 비트들을 신뢰도가 높은 비트 위치에 매핑하기 위함이다. 상기 P/S 변환부(218)로부터의 출력 형태는 도
6에서 보여지고 있는 바와 같다. 상기 도 6에서 "H Part"는 일반적으로 중요도가 높은 비트들이고, "L Part"는 상대적으로중요도가 낮은 비트들로 정렬된다. 상기 "H Part"와 상기 "L Part"는 고정 길이를 가지는 인터리버의 경우 대칭이 되고, 변동 길이를 가지는 인터리버의 경우에는 비대칭이 된다.변조부(220)는 상기 P/S 변환기(218)로부터의 부호화 비트들을 소정 심벌 패턴에 있어 소정 신뢰도를 가지는 비트 위치들에 매핑시켜 상기 수신기로 전송한다. 예컨대, 상기 변조부(220)의 변조방식이 16QAM인 경우 상기 부호화 비트들은[H,H,L,L]라는 구조의 심볼 패턴에 의해 심벌 매핑되며, 변조방식이 64QAM인 경우 상기 부호화 비트들은
[H,H,M,M,L,L]라는 구조의 심벌 패턴에 의해 심볼 매핑된다. 즉, 변조방식이 16QAM인 경우 4개의 부호화 비트들이 하나의 심볼에 매핑될 것이며, 변조방식이 64QAM인 경우에는 6개의 부호화 비트들이 하나의 심볼에 매핑될 것이다.한편, 상기 도 2에서는 보이고 있지 않으나 부호분할다중접속 이동통신시스템의 송신기에서는 상기 채널 부호기(210)로부터의 부호화 비트들에 대해 반복(Repetition), 천공(Puncturing) 등의 동작을 통해 레이트 매칭을 수행하는 레이트 매칭부를 더 구비할 수 있다.도 3은 상기 도 2에서 도시하고 있는 송신기에 대응한 본 발명의 제1실시 예에 따른 수신기 구성을 도시하고 있는 도면이다.상기 도 3을 참조하여 본 발명의 제1실시 예에 따른 수신기의 구성을 살펴보면, 복조부(310)는 송신기로부터 수신되는 데이타를 입력으로 하고, 상기 입력되는 데이타를 상기 송신기의 변조부(220)에서 사용한 변조방식에 대응하는 복조 방식에의해 복조를 수행한다.직/병렬 변환부(S/P 변환부)(312)는 상기 복조부(310)로부터의 복조된 부호화 비트들을 직렬로 입력하고, 상기 부호화 비트들을 스위칭하여 병렬로 출력한다. 일 예로서 상기 송신기의 변조부(220)가 16QAM을 변조방식으로서 사용하는 경우
상기 S/P 변환부(312)는 2 비트 단위로 스위칭하여 최초 2 비트는 제1디인터리버(314)로 출력하며, 다음 2 비트는 제2디인터리버(316)로 출력한다. 한편, 상기 송신기의 변조부(220)가 64QAM을 변조방식으로서 사용하는 경우 상기 S/P 변환부(312)는 3 비트 단위로 스위칭하여 최초 3 비트는 상기 제1디인터리버(314)로 출력하며, 다음 3 비트는 상기 제2디인터리버(316)로 출력한다. 하지만, 상기 S/P 변환부(312)는 상기 송신기가 비대칭의 부호화 율과 가변 길이를 가지는 인터리
버를 사용하는 경우에는 상기 가변 길이를 알고 있어야 한다. 이는 상기 S/P/ 변환부(312)가 상기 송신기의 제1인터리버(214)의 길이만큼의 부호화 비트들을 제1디인터리버(314)로 출력하고, 상기 송신기의 제2인터리버(216)의 길이만큼의부호화 비트들을 제2디인터리버(316)로 출력하도록 하기 위함이다.상기 제1디인터리버(314)와 상기 제2디인터리버(316)는 상기 S/P 변환부(312)로부터의 부호화 비트들을 입력으로 하고,상기 부호화 비트들에 대한 디인터리빙 동작을 수행한다. 상기 제1디인터리버(314)와 상기 제2디인터리버(316)의 디인터리빙 동작은 상기 송신기의 인터리버(214,216)에서 수행되는 인터리빙 동작에 대응하여야 한다. 즉, 상기 제1디인터리버(314)와 상기 제2디인터리버(316)는 상기 송신기의 인터리버(214,216)가 수행하는 인터리빙 패턴을 미리 알고 있어야 함에 따라 상기 인터리빙 패턴 정보는 상기 송신기와 상기 수신기가 사전에 약속하여야 한다. 일 예로서 상기 송신기가 상기인터리빙 패턴 정보를 시스템 정보로서 통신이 이루어지기 전에 미리 상기 수신기에게 알려줄 수 있다.분류기(Classifier)(318)는 상기 제1디인터리버(314)와 상기 제2디인터리버(316)로부터의 디인터리빙된 부호화 비트들을 입력으로 하고, 상기 부호화 비트들을 하나의 출력으로 출력한다. 상기 부호화 비트들은 시스티메틱 비트들 또는 패러티 비트들 또는 상기 시스티메틱 비트들과 상기 패러티 비트들이 혼합된 비트들이 될 수 있다. 상기 시스티메틱 비트들과상기 패러티 비트들이 혼합된 비트들이 입력되는 경우는 상기 분류기(318)가 필수 구성으로서 요구되는 경우이다. 이 경우 상기 시스티메틱 비트들과 상기 패러티 비트들이 혼합된 비트들을 입력으로 하여 디인터리빙을 수행하는 디인터리버로부터 출력되는 부호화 비트들은 중요도가 높은 시스티메틱 비트가 항상 일정한 위치에 존재하도록 하여야 한다. 상기 시스티메틱 비트의 위치는 앞에서의 인터리빙 패턴 정보와 마찬가지로 상기 송신기와 수신기에 의해 사전에 약속되어야 한다.일 예로서 상기 송신기가 상기 시스티메틱 비트 위치 정보를 시스템 정보로서 통신이 이루어지기 전에 미리 상기 수신기에게 알려줄 수 있다. 예컨대, 상기 제1디인터리버(314)에 의해 중요도가 높은 부호화 비트들이 디인터리빙되고, 상기 제2디인터리버(316)에 의해 상대적으로 중요도가 낮은 부호화 비트들이 인터리빙되는 경우 상기 분류기(318)는 상기 제1디인터리버(314)로부터의 입력을 출력한 후 상기 제2디인터리버(316)로부터의 입력을 출력할 수 있다. 하지만, 상기 분류기(318)는 상기 송신기가 1/2와 같이 대칭의 부호화 율을 사용하는 경우에는 반드시 요구되는 구성은 아니다.채널 복호부(320)는 상기 분류기(318) 또는 상기 제1디인터리버(314)와 상기 제2디인터리버(316)로부터의 부호화 비트들을 입력으로 하고, 상기 부호화 비트들을 소정 복호화 방식에 의해 복호화 하여 원하는 수신 비트들을 출력한다. 이때,상기 소정 복호화 방식으로는 시스티메틱 비트들과 패러티 비트들을 입력으로 하여 상기 시스티메틱 비트들을 복호하는방식을 사용하며, 상기 송신기의 부호화 방식에 의해 결정된다.이하, 상기 도 2와 상기 도 3에 의해 살펴본 구성을 참조하여 본 발명의 제1실시 예에 따른 동작을 상세히 설명하면 다음과같다.
상기 도 2를 참조하여 송신기의 동작을 상세히 설명하면 다음과 같다.
본 발명의 제1실시 예에 따른 송신기의 동작은 사용하는 부호화 율과 고정 길이를 가지는 인터리버를 사용하는 지 변동 길이를 가지는 인터리버를 사용하는 지에 의해 크게 세 개의 동작으로 구분될 수 있다. 그 첫 번째 동작이 대칭 부호화 율을사용하는 경우이고, 그 두 번째 동작이 비대칭 부호화 율과 고정 길이를 가지는 인터리버를 사용하는 경우이며, 그 세 번째동작이 비대칭 부호화 율과 변동 길이를 가지는 인터리버를 사용하는 경우이다. 따라서, 후술될 본 발명의 제1실시 예에따른 상세한 동작은 상기한 세 가지 동작을 구분하여 설명하도록 한다.
제1동작 예(송신기)
이하 대칭 부호화 율을 사용하는 송신기의 동작을 상세히 설명한다.전송하고자 하는 데이타는 채널 부호기(210)로 입력되어 소정 코드에 의해 부호화가 행하여진다. 즉, 상기 채널 부호기(210)는 부호화를 통해 상기 전송하고자 하는 데이타인 시스티메틱 비트들(S 비트들)과, 상기 전송하고자 하는 데이타의에러 컨트롤을 위한 패러티 비트(P 비트들)를 출력한다. 이때, 상기 채널 부호기(210)는 1/2와 같이 대칭의 부호화 율을 사용함에 따라 상기 S 비트들과 상기 P 비트들을 동일한 비율로 출력한다. 상기 채널 부호기(210)로부터의 상기 S 비트들은제1인터리버(214)로 제공되며, 상기 P 비트들은 제2인터리버(216)로 제공된다.따라서, 상기 S 비트들은 상기 제1인터리버(214)에 의해 인터리빙되며, 상기 P 비트들은 상기 제2인터리버(216)에 의해인터리빙된다. 상기 제1인터리버(214)와 상기 제2인터리버(216)의 인터리빙 패턴은 미리 정하여 지며, 상기 정하여진 인터리빙 패턴은 수신기에서도 알고 있어야 하는 정보이다.상기 제1인터리버(214)와 상기 제2인터리버(216)로부터의 상기 인터리빙된 S 비트들과 상기 인터리빙된 P 비트들은 병/직렬 변환부(218)로 제공된다. 상기 병/직렬 변환부(218)로 제공된 상기 인터리빙된 S 비트들과 상기 인터리빙된 P 비트들은 하나의 출력으로 출력된다. 바람직하기로는 상기 인터리빙된 소정 비트 수의 S 비트들이 우선적으로 출력된 후 상기
인터리빙된 소정 비트 수의 P 비트들이 출력되도록 한다.상기 병/직렬 변환부(218)로부터의 상기 인터리빙된 P 비트들과 상기 인터리빙된 S 비트들은 변조부(220)로 제공되어 소정 심볼 패턴에 의해 심볼 매핑되어 수신기로 전송한다. 예컨대, 상기 변조부(220)의 변조방식이 16QAM인 경우 상기 소정 심볼 패턴이 [H,H,L,L]라는 구조를 가짐으로 인터리빙된 2 비트의 S 비트들을 상기 소정 심볼 패턴에 있어 "H"의 비트위치에 매핑하고, 인터리빙된 2 비트의 P 비트들을 상기 소정 심볼 패턴에 있어 "L"의 비트 위치에 매핑하여 수신기로 전송한다. 한편, 상기 변조부(220)의 변조방식이 64QAM인 경우 상기 소정 심볼 패턴이[ H,H,M,M,L,L]라는 구조를 가짐으로 인터리빙된 3 비트의 S 비트들을 상기 소정 심볼 패턴에 있어 두 개의 "H"의 비트 위치와 하나의 "M"의 비트 위치에 매핑하고, 인터리빙된 3 비트의 P 비트들을 상기 소정 심볼 패턴에 있어 하나의 "M"의 비트 위치와 두 개의 "L"의 비트 위치에 매핑하여 수신기로 전송한다.
제1동작 예(수신기)
이하 대칭 부호화 율을 사용하는 수신기의 동작을 상세히 설명한다.
송신기로부터 수신되는 데이타는 복조부(310)로 입력으로 하고, 상기 입력되는 데이타는 상기 송신기의 변조부(220)에서사용한 변조방식에 대응하는 복조 방식에 의해 복조되어 부호화 비트들이 출력된다. 상기 복조부(310)로부터의 복조된 부호화 비트들은 직/병렬 변환부(S/P 변환부)(312)로 직렬로 입력되고, 상기 부호화 비트들은 상기 직/병렬 변환부(S/P 변환부)(312)에 의해 병렬로 출력된다. 일 예로서 상기 송신기의 변조부(220)가 16QAM 변조방식을 사용하는 경우 상기 S/P변환부(312)는 최초 2 비트는 제1디인터리버(314)로 출력하며, 다음 2 비트는 제2디인터리버(316)로 출력한다. 한편, 상기 송신기의 변조부(220)가 64QAM 변조방식을 사용하는 경우 상기 S/P 변환부(312)는 최초 3 비트는 상기 제1디인터리버(314)로 출력하며, 다음 3 비트는 상기 제2디인터리버(316)로 출력한다.상기 S/P 변환부(312)로부터의 부호화 비트들은 분류되어 상기 제1디인터리버(314)와 상기 제2디인터리버(316) 각각으로 입력되고, 상기 부호화 비트들에 대한 디인터리빙 동작을 수행한다. 상기 제1디인터리버(314)와 상기 제2디인터리버(316)의 디인터리빙 동작은 상기 송신기의 인터리버(214,216)에서 수행되는 인터리빙 동작에 대응하여야 한다. 즉, 상기제1디인터리버(314)와 상기 제2디인터리버(316)는 상기 송신기의 인터리버(214,216)가 수행하는 인터리빙 패턴에 의해디인터리빙을 수행한다.상기 제1디인터리버(314)와 상기 제2디인터리버(316) 각각으로부터의 디인터리빙된 부호화 비트들은 복호기(320)로 제공되고, 상기 부호화 비트들을 소정 복호화 방식에 의해 복호화 하여 원하는 수신 비트들을 출력한다. 이때, 상기 소정 복호화 방식으로는 S 비트들과 P 비트들을 입력으로 하여 상기 S 비트들을 복호하는 방식을 사용하며, 상기 송신기의 부호화방식에 의해 결정된다.
제2동작 예(송신기)
이하 비대칭 부호화 율과 고정 길이를 가지는 두 개의 인터리버들을 사용하는 송신기의 동작을 상세히 설명한다.전송하고자 하는 데이타는 채널 부호기(210)로 입력되어 소정 코드에 의해 부호화가 행하여진다. 즉, 상기 채널 부호기(210)는 부호화를 통해 상기 전송하고자 하는 데이타인 시스티메틱 비트들(S 비트들)과, 상기 전송하고자 하는 데이타의에러 컨트롤을 위한 패러티 비트(P 비트들)를 출력한다. 이때, 상기 채널 부호기(210)는 3/4와 같이 비대칭의 부호화 율을사용함에 따라 상기 S 비트들과 상기 P 비트들을 상기 부호화 율에 따른 비율로 출력한다. 즉, 상기 채널 부호기(210)는 3비트의 S 비트들과 1비트의 P 비트를 출력한다.
상기 채널 부호기(210)로부터의 상기 S 비트들과 상기 P 비트는 분배기(212)로 제공되며, 상기 분배기(212)에 의해 상기S 비트들과 상기 P 비트는 동일한 비트 수로 양분되어 출력된다. 즉, 16QAM을 변조방식으로 사용하는 경우 상기 분배기(212)는 2비트의 S 비트들을 제1인터리버(214)로 제공하며, 나머지 1비트의 S 비트와 1비트의 P 비트를 제2인터리버(216)로 제공한다.
상기 분배기(212)에서 발생할 수 있는 두 가지 경우에 대한 방법은 하기와 같다.
첫 번째 경우로서 시스티메틱 비트 수가 패러티 비트 수보다 많은 경우 상기 분배기는 제1인터리버(214)에 시스티메틱 비트들을 채우고 남는 비트들을 상기 패러티 비트들과 함께 제2인터리버(216)에 채운다. 두 번째 경우로서 시스티메틱 비트수가 패러티 비트 수보다 적은 경우 상기 분배기는 제1인터리버에 시스티메틱 비트들을 채우고 모자라는 부분은 패러티비트로 채우고, 나머지 패러티 비트들을 제2인터리버에 채운다.따라서, 상기 2비트의 S 비트들은 상기 제1인터리버(214)에 의해 인터리빙되며, 상기 나머지 1비트의 S 비트와 상기 1비트의 P 비트는 상기 제2인터리버(216)에 의해 인터리빙된다. 상기 제1인터리버(214)와 상기 제2인터리버(216)의 인터리빙 패턴은 미리 정하여 지며, 상기 정하여진 인터리빙 패턴은 수신기에서도 알고 있어야 하는 정보이다. 또한, 상기 제2인터리버(216)는 상기 분배기(212)로부터 S 비트와 P 비트를 제공받아 인터리빙하기 전에 상기 S 비트의 위치를 미리 결정하도록 함으로서 수신기에서 복호시 S 비트와 P 비트의 분류가 효율적으로 이루어지도록 하기 위함이다. 예컨대, 상기 제2인터리버(216)에서 인터리빙할 S 비트는 앞에 위치하도록 하여 인터리빙을 수행함으로서 수신기에서는 디인터리빙 후 앞에 위치하는 비트를 S 비트로 추정할 수 있다.상기 제1인터리버(214)에 의해 인터리빙된 S 비트들과 상기 제2인터리버(216)에 의해 S 비트와 P 비트가 인터리빙된 비트들은 병/직렬 변환부(218)로 제공된다. 상기 병/직렬 변환부(218)로 제공된 상기 인터리빙된 S 비트들과 상기 P 비트와S 비트가 인터리빙된 비트들은 하나의 출력으로 출력된다. 바람직하기로는 상기 제1인터리버(214)로부터의 출력을 우선적으로 출력된 후 상기 제2인터리버(216)로부터의 출력을 연속하여 출력되도록 한다.상기 병/직렬 변환부(218)로부터의 상기 인터리빙된 S 비트들과 상기 S 비트와 P 비트가 인터리빙된 비트들은 변조부(220)로 제공되어 소정 심볼 패턴에 의해 심볼 매핑되어 수신기로 전송한다. 예컨대, 상기 변조부(220)의 변조방식이16QAM인 경우 상기 소정 심볼 패턴이 [H,H,L,L]라는 구조를 가짐으로 인터리빙된 2 비트의 S 비트들을 상기 소정 심볼패턴에 있어 "H"의 비트 위치에 매핑하고, 상기 S 비트와 상기 P 비트가 인터리빙된 2 비트들을 상기 소정 심볼 패턴에 있어 "L"의 비트 위치에 매핑하여 수신기로 전송한다. 한편, 상기 변조부(220)의 변조방식이 64QAM인 경우 상기 소정 심볼패턴이 [H,H,M,M,L,L]라는 구조를 가짐으로 상기 제1인터리버(214)에 의해 인터리빙된 3 비트의 S 비트들을 상기 소정심볼 패턴에 있어 두 개의 "H"의 비트 위치와 하나의 "M"의 비트 위치에 매핑하고, 상기 제2인터리버(216)에 의해 인터리빙된 3 비트들을 상기 소정 심볼 패턴에 있어 하나의 "M"의 비트 위치와 두 개의 "L"의 비트 위치에 매핑하여 수신기로 전송한다.전술한 고정식이란 두 개의 인터리버의 크기를 고정시키는 방식으로 부호화 율에 따라 변동할 필요가 없으므로 구현이 간
단하다는 장점이 있다. 하지만, 64QAM 이상의 하이 오더 변조(high order modulation)의 경우처럼 신뢰도가 3단계 이상이 존재하게 되며 최적의 조건을 위반하는 경우가 발생할 수 있다는 것이 단점이다. 상기 최적의 조건은 중요도가 높은 비트는 중요도가 낮은 비트 보다 항상 높은 신뢰도 비트에 맵핑되는 조건을 의미한다. 그 이유는 S가 P보다 많은 경우, 남는S는 제2인터리버(216)로 입력되어 P와 함께 인터리빙 된다. 이로 인해 제1인터리버(214)에 의해 인터리빙되는 S는 문제
가 없지만 상기 제2인터리버(216)로 입력된 S는 낮은 신뢰도 비트에 맵핑될 수 있다. 이를 방지하기 위한 방법은 인터리버의 수를 증가시켜 3단계 신뢰도에 따라 그 담당을 나눌 수 있다. 하지만 인터리버의 수를 증가시키는 것은 이 발명의 확장된 개념이므로 더 자세한 설명은 이 발명의 핵심을 흐리게 할 수 있으므로 논하지 않는다. 그러나 고정 길이를 가지는 두개의 인터리버를 사용하더라도 종래 송신기보다는 좋은 성능을 보인다.
제2동작 예(수신기)
이하 비대칭 부호화 율과 고정 길이를 가지는 디인터리버를 사용하는 수신기의 동작을 상세히 설명한다.
송신기로부터 수신되는 데이타는 복조부(310)로 입력되고, 상기 입력되는 데이타는 상기 송신기의 변조부(220)에서 사용한 변조방식에 대응하는 복조 방식에 의해 복조되어 부호화 비트들이 출력된다. 상기 복조부(310)로부터의 복조된 부호화비트들은 직/병렬 변환부(S/P 변환부)(312)로 직렬로 입력되고, 상기 부호화 비트들은 상기 직/병렬 변환부(S/P 변환부)(312)에 의해 병렬로 출력된다. 일 예로서 상기 송신기가 16QAM을 변조방식으로 사용하는 경우에는 상기 S/P 변환부
(312)는 최초 2 비트는 제1디인터리버(314)로 출력하며, 다음 2 비트는 제2디인터리버(316)로 출력한다. 여기서 최초 2비트는 S 비트들로만 구성되며, 상기 다음 2 비트는 S 비트와 P 비트가 혼합된 형태로 구성된다. 또한, 64QAM의 경우에는 최초 3 비트는 제1디인터리버(314)로 출력하며, 다음 3 비트는 제2디인터리버(316)로 출력한다.상기 S/P 변환부(312)로부터의 부호화 비트들은 분류되어 상기 제1디인터리버(314)와 상기 제2디인터리버(316) 각각으로 입력되고, 상기 부호화 비트들에 대한 디인터리빙 동작을 수행한다. 상기 제1디인터리버(314)와 상기 제2디인터리버(316)의 디인터리빙 동작은 상기 송신기의 인터리버(214,216)에서 수행되는 인터리빙 동작에 대응하여야 한다. 즉, 상기제1디인터리버(314)와 상기 제2디인터리버(316)는 상기 송신기의 인터리버(214,216)가 수행하는 인터리빙 패턴에 의해디인터리빙을 수행한다.상기 제1디인터리버(314)와 상기 제2디인터리버(316) 각각으로부터의 디인터리빙된 부호화 비트들은 분류기(Classifier)(318)로 제공되어 S 비트들과 P 비트들이 구분되어 출력된다. 이때, 상기 제2디인터리버(316)로부터 출력되는 비트들은 S 비트와 P 비트들이 혼합되어 있음에 따라 상기 분류기(318)는 상기 디인터리빙된 비트들 중 어떠한 위치의비트가 S 비트인지를 알고 있어야 한다.상기 분류기(318)로부터의 부호화 비트들은 복호기(320)로 제공되고, 상기 부호화 비트들은 상기 복호기(320)에 의해 소정 복호화 방식에 의해 복호화 하여 원하는 수신 비트들을 출력한다. 이때, 상기 소정 복호화 방식으로는 S 비트들과 P 비트들을 입력으로 하여 상기 S 비트들을 복호하는 방식을 사용하며, 상기 송신기의 부호화 방식에 의해 결정된다.
제3동작 예(송신기)
이하 비대칭 부호화 율과 변동 길이를 가지는 인터리버를 사용하는 송신기의 동작을 상세히 설명한다.
전송하고자 하는 데이타는 채널 부호기(210)로 입력되어 소정 코드에 의해 부호화가 행하여진다. 즉, 상기 채널 부호기(210)는 부호화를 통해 상기 전송하고자 하는 데이타를 시스티메틱 비트들(S 비트들)로 출력하며, 상기 전송하고자 하는데이타의 에러 컨트롤을 위한 패러티 비트(P 비트들)를 출력한다. 이때, 상기 채널 부호기(210)는 3/4와 같이 비대칭의 부호화 율을 사용함에 따라 상기 S 비트들과 상기 P 비트들을 상이한 비율로 출력한다. 즉, 상기 채널 부호기(210)는 3비트
의 시스티메틱 비트들과 1비트의 패러티 비트를 출력한다. 상기 채널 부호기(210)로부터의 상기 S 비트들은 제1인터리버(214)로 제공되며, 상기 P 비트들은 제2인터리버(216)로 제공된다.따라서, 상기 S 비트들은 상기 제1인터리버(214)에 의해 인터리빙되며, 상기 P 비트들은 상기 제2인터리버(216)에 의해인터리빙된다. 상기 제1인터리버(214)와 상기 제2인터리버(216)의 인터리빙 패턴과 길이는 미리 정하여 지며, 상기 정하여진 인터리빙 패턴과 길이는 수신기에서도 알고 있어야 하는 정보이다. 상기 미리 정하여지는 길이는 상기 S 비트들과 상기 P 비트들의 비에 의해 결정할 수 있다.상기 제1인터리버(214)와 상기 제2인터리버(216)로부터의 상기 인터리빙된 S 비트들과 상기 인터리빙된 P 비트들은 병/직렬 변환부(218)로 제공된다. 상기 병/직렬 변환부(218)로 제공된 상기 인터리빙된 S 비트들과 상기 인터리빙된 P 비트들은 하나의 출력으로 출력된다. 바람직하기로는 상기 병/직렬 변환부(218)는 상기 인터리빙된 S 비트들이 최대한 신뢰도가 높은 심볼들에 매핑될 수 있도록 상기 인터리빙된 S 비트들과 상기 인터리빙된 P 비트들을 출력하여야 한다.상기 병/직렬 변환부(218)로부터의 상기 인터리빙된 P 비트들과 상기 인터리빙된 S 비트들은 변조부(220)로 제공되어 소정 비트 위치에 매핑되어 수신기로 전송한다.예컨대, 상기 S 비트들을 입력으로 하는 제1인터리버(214)의 길이는 18 비트이고, 이에 대응한 P 비트들을 입력으로 하는제2인터리버(216)의 길이는 6비트인 경우 상기 변조부(220)에서 소정 심볼 패턴에 의해 수행하는 심볼 매핑 동작은 하기와 같다.먼저, 상기 변조부(220)의 변조방식이 16QAM인 경우 상기 소정 심볼 패턴이 [H,H,L,L]라는 구조를 가짐으로 인터리빙된 2 비트의 S 비트들을 상기 소정 심볼 패턴에 있어 "H"의 비트 위치에 매핑하고, 나머지 1 비트의 S 비트와 1 비트의 패러티 비트는 상기 소정 심볼 패턴에 있어 "L"의 비트 위치에 매핑하여 수신기로 전송한다.다음으로, 상기 변조부(220)의 변조방식이 64QAM인 경우 상기 소정 심볼 패턴에 있어 [H,H,M,M,L,L]라는 구조를 가짐으로 첫 번째 변조에서 4:2의 비율에 의해 상기 S 비트들과 상기 P 비트들을 상기 소정 심볼 패턴에 대응하여 심볼 매핑하고, 두 번째 변조에서는 5:1의 비율에 의해 상기 S 비트들과 상기 P 비트들을 상기 소정 심볼 패턴에 대응하여 심볼 매핑한다. 세 번째 변조에서 4:2의 비율에 의해 상기 S 비트들과 상기 P 비트들을 상기 소정 심볼 패턴에 대응하여 심볼 매핑하고, 네 번째 변조에서는 5:1의 비율에 의해 상기 S 비트들과 상기 P 비트들을 상기 소정 심볼 패턴에 대응하여 심볼 매핑한다. 따라서, 4:2의 비율을 가지는 첫 번째와 세 번째 변조에서는 2 비트의 S 비트들을 상기 소정 심볼 패턴에 있어 두 개의"H"의 비트 위치에 매핑하고, 나머지 2 비트의 S 비트들은 상기 소정 심볼 패턴에 있어 두 개의 "M"의 비트 위치에 매핑하며, 2 비트의 P 비트들은 상기 소정 심볼 패턴에 있어 두 개의 "L"의 비트 위치에 매핑하여 수신기로 전송한다. 한편, 5:1의비율을 가지는 두 번째와 네 번째 변조에서는 2 비트의 S 비트들을 상기 소정 심볼 패턴에 있어 두 개의 "H"의 비트 위치에
매핑하고, 나머지 2 비트의 S 비트들은 상기 소정 심볼 패턴에 있어 두 개의 "M"의 비트 위치에 매핑하며, 마지막 1 비트의S 비트와 1 비트의 P 비트는 상기 소정 심볼 패턴에 있어 두 개의 "L"의 비트 위치에 매핑하여 수신기로 전송한다.전술한 비대칭 부호화 율과 64QAM을 변조방식을 사용하는 예를 표로서 보이면 하기 <표 2>와 같이 나타낼 수 있다.
[표 2]
H H M M L L
첫 번째 변조 S S S S P P
두 번째 변조 S S S S S P
세 번째 변조 S S S S P P
네 번째 변조 S S S S S P
전술한 바와 같이 인터리버의 길이를 가변하는 경우는 두 개의 인터리버들의 크기를 부호화 율에 따라 제어(control)해야하는 단점이 있다. 하지만, 부호화 율 또는 변조부의 차수에 관계없이 항상 최적의 조건으로 심벌 맵핑을 할 수 있다. 또한,특별한 양으로 상기 S와 상기 P를 상기 두 개의 인터리버로 배분할 필요가 없으므로 분배기(212)가 없이 동작이 가능하게된다.
제3동작 예(수신기)
이하 비대칭 부호화 율과 변동 길이를 가지는 디인터리버를 사용하는 수신기의 동작을 상세히 설명한다.
송신기로부터 수신되는 데이타는 복조부(310)로 입력으로 하고, 상기 입력되는 데이타는 상기 송신기의 변조부(220)에서사용한 변조방식에 대응하는 복조 방식에 의해 복조되어 부호화 비트들이 출력된다. 상기 복조부(310)로부터의 복조된 부호화 비트들은 직/병렬 변환부(S/P 변환부)(312)로 직렬로 입력되고, 상기 부호화 비트들은 상기 직/병렬 변환부(S/P 변환부)(312)에 의해 병렬로 출력된다. 이때, 상기 송신기가 비대칭의 부호화 율과 가변 길이를 가지는 인터리버를 사용하는경우에는 상기 가변 길이를 상기 S/P 변환부(312)가 알고 있어야 한다. 이는 상기 S/P 변환부(312)가 상기 송신기의 제1인터리버(214)의 길이만큼의 부호화 비트들을 제1디인터리버(314)로 출력하고, 상기 송신기의 제2인터리버(216)의 길이만큼의 부호화 비트들을 제2디인터리버(316)로 출력하도록 하기 위함이다.
상기 송신기의 변조부(220)가 16QAM 변조방식을 사용하는 경우 상기 S/P 변환부(312)는 최초 3 비트는 제1디인터리버(314)로 출력하며, 다음 1 비트는 제2디인터리버(316)로 출력한다. 한편, 상기 송신기의 변조부(220)가 64QAM 변조방식을 사용하는 경우 상기 S/P 변환부(312)는 상기 송신기의 병/직렬 변환부(218)에서 P 비트들과 S 비트들을 직렬로 출력하기 위해 사용된 S 비트들과 P 비트들의 비율에 의해 상기 복조부(310)로부터의 부호화 비트들을 분리하여 출력한다. 상기
비율은 상기 송신기의 제1인터리버(214)와 제2인터리버(216)에 의해 알 수 있다.예컨대, 상기 송신기의 병/직렬 변환부(218)에서 S 비트들과 P 비트들의 비율, 즉 제1인터리버(214)와 상기 제2인터리버(216)의 길이로 4:2, 5:1, 4:2, 5:2를 사용하였다면 상기 S/P 변환기(312)는 첫 번째와 세 번째에서는 최초 4 비트를 제1
디인터리버(314)로 출력하며, 다음 2 비트를 제2디인터리버(316)로 출력한다. 한편, 두 번째와 네 번째에서는 최초 5 비트를 상기 제1디인터리버(314)로 출력하며, 다음 1 비트는 상기 제2디인터리버(316)로 출력한다.상기 S/P 변환부(312)로부터의 부호화 비트들은 분류되어 상기 제1디인터리버(314)와 상기 제2디인터리버(316) 각각으로 입력되고, 상기 부호화 비트들에 대한 디인터리빙 동작을 수행한다. 상기 제1디인터리버(314)와 상기 제2디인터리버(316)의 디인터리빙 동작은 상기 송신기의 인터리버(214,216)에서 수행되는 인터리빙 동작에 대응하여야 한다. 즉, 상기제1디인터리버(314)와 상기 제2디